library ieee;
use ieee.std_logic_1164.all;
entity oneMHZ is
port( clkin:in std_logic; --时钟信号输入
clkout:out std_logic); --时钟信号输出
end oneMHZ;
architecture aroneMHZ of oneMHZ is
signal data:integer range 0 to 10;
signal Q:std_logi...
我试了楼上的vhdl，结果是这样的，
data=0, 二分频
data=1，四分频
data=2，六分频
data=3，八分频
data=4，十分频
data=5，十二分频
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标签：分频器,VHDL,编写
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